CoreConsole 快速入门
1、新建一个工程，如图 1所示是一个建好的工程。
2、点击图 2 “CoreConsole”图标。
3、在图 3出现的对话框中输入文件名，如zlg_test。然后点击OK退出。
4、在打开的CornConsole窗口中，图 4双击选择元件，如双击 Core8051s，即可以在主界面中看到Core8051s的图标和信号。用同样的方法添加Uart核。
5、图 5选择点击菜单栏中的Auto Stitch。
6、在图 6出现的对话框中选择“Stitch”。
7、软件会自动的将一些信号引出来，并连接到外部端口。如图 7所示。
8、从图 7看到，连接的只是部分的信号，有许多我们需要的信号没有引出，对于这些信号，用户可以将鼠标移动到需要编辑的元件上，窗口上会在元件下方自动出现4个小图标，点击像插头的图标。
9、在如图 9所示，可以在连接配置对话框中，对信号进行一些信号连接的配置。具体根据用户的需要而配置。这里不再赘述。
10、完成对元件的顶层构建后，可以点击CornConsole界面的左侧窗口上方的Generate一栏。然后点击“Save & Generate”。
图 10
11、如图 11所示，表示已经成功生成了CoreConsole的模块。点击OK。并可以关闭CoreConsole软件。
12、图 12可以看到，在窗口中多了一个名称为zlg_test的文件。
13、双击如图 13所示的Files中的zlg_test.v 可以看到模块的端口信号。
14、通过查看CoreConsole生成的模块源文件，了解对应的端口信号后，可以直接在Libero中建立的顶层文件，对模块进行例化和调用即可。
小结：
以上是Actel CoreConsole软件的一个使用实例的一部分，内容仅供参考，不作任何保证和担保。如有错误或遗漏，欢迎批评指正，也欢迎一起交流。
Tom wu
up.2002@hotmail.com
2007-10-11
备注：因为系统贴图比较不方便，所以图片无法显示。有需要的可以来邮索取或电话沟通。
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